【導語】對電腦硬件稍有了解的人都知道，散熱係統對傳統計算機穩定運行至關重要，而量子計算機對“散熱”及相關係統的要求更為嚴苛。除製冷係統外，量子比特控製係統、糾錯係統也麵臨頻率擁擠、控製複雜度飆升、糾錯開銷大等工程瓶頸。要造出高性能量子計算機，真正的難點在工程層麵，需長期積累與巨額投入。

對電腦有一定了解的讀者朋友一定知道，攢機的時候，除了 CPU、主板、內存等等的硬件，還有個係統也非常重要，那就是“散熱”，無論是風冷還是水冷，必須把各種原件尤其是 CPU 和顯卡產生的熱量帶走，才能讓設備穩定發揮出應有的性能。

筆記本電腦發熱。圖片來源： AI 生成而“量子計算機”有沒有這樣的係統呢？答案當然是有，而且要求遠比普通計算機嚴苛，不僅如此，量子計算機還需要配備一些普通計算機上並不存在的係統，才能正常運行，接下來糖心免费视频就一起看看吧。

製冷係統

以超導量子計算機為例，由於超導量子比特的能級差非常微小，量子態極易受到外界環境的擾動而退相幹。目前已知的主要幹擾因素包括：

· 被動熱源：量子比特雖然在接近絕對零度的環境裏，但它必須通過導線和室溫的電子設備相連。導線就像一根“熱橋”，會把高溫環境的熱量帶到低溫區。

· 主動熱源：操控量子比特需要發射微波脈衝，脈衝會沿著導線傳輸。在傳輸和衰減的過程中，總會有能量轉化為熱量，積累起來就會加熱環境。

· 熱輻射：即使導線和材料都隔離處理過，量子芯片和外界之間仍然存在電磁輻射耦合，高溫的環境會向低溫的芯片“輻射熱量”。

圖1 量子比特的三大熱幹擾源為了盡量隔絕這些影響，現行做法是：

· 選用熱導率、電導率合適的材料製作導線；

· 在信號路徑中加入濾波器和衰減器，削弱非必要頻段以及控製信號傳輸所逸散的能量；

· 使用稀釋製冷機進行分級降溫（不是直接從室溫降到 10 mK，而是依次經過室溫→50 K→4 K→1 K→100 mK→10 mK），逐步屏蔽熱源。

圖2 稀釋製冷機分級降溫係統稀釋製冷機分級降溫係統, 分級降溫的作用有很多。首先，每一級溫度平台都起到熱緩衝作用，逐步隔離高溫環境的熱負載。而濾波器可以過濾掉不必要的頻率成分，減少噪聲幹擾。衰減器除了能降低信號強度，還可以吸收多餘能量，防止加熱低溫區。而熱屏蔽層能阻擋上級的熱輻射，保護下級的低溫環境。這種方式目前大致可以支撐數百個物理量子比特。但如果要構建百萬級量子比特（比如由數千片、每片數千比特的 chiplet 組成），問題就顯現出來了：每個量子比特都需要對應的導線、衰減器、濾波器，數量會隨比特數近似線性增(zēng)加(jiā)。雖(suī)然(rán)單(dān)根(gēn)導(dǎo)線(xiàn)的(de)熱(rè)泄(xiè)漏(lòu)量(liàng)不(bù)大(dà)，但(dàn)當(dāng)導(dǎo)線(xiàn)、濾(lǜ)波(bō)器(qì)數(shù)量(liàng)擴(kuò)展(zhǎn)到(dào)百(bǎi)萬(wàn)量(liàng)級(jí)時(shí)，累(lèi)積(jī)的(de)熱(rè)負(fù)載(zài)將(jiāng)遠(yuǎn)遠(yuǎn)超(chāo)過(guò)製(zhì)冷(lěng)機(jī)的(de)極(jí)限(xiàn)。當(dāng)然(rán)，應(yīng)對(duì)這(zhè)一(yī)挑戰，除了需要研發功率更大的稀釋製冷機外，也需要探索如何利用多路複用技術、低溫 CMOS 電路以及低溫超導電子學來降低布線與能耗開銷。  總之，現有稀釋製冷機的製冷功率和物理空間都嚴重不足。要支撐百萬比特的係統，製冷機的功率至少需要提升百萬倍以上。但這種超大功率、超大體積的稀釋製冷機目前還不存在。

圖3 從百比特到百萬比特，製冷係統的擴展性挑戰如果采用 chiplet 設計 + 低溫片間互聯(lián) 的(de)方(fāng)案(àn)，那(nà)麽(me)製(zhì)冷(lěng)係(xì)統(tǒng)就(jiù)是(shì)一(yī)道(dào)必(bì)須(xū)跨(kuà)越(yuè)的(de)工(gōng)程(chéng)大(dà)關，所(suǒ)需(xū)的(de)研(yán)發(fā)投(tóu)入(rù)極(jí)為(wèi)龐(páng)大(dà)（很(hěn)可(kě)能(néng)在(zài)數(shù)十(shí)億(yì)美(měi)元(yuán)量(liàng)級(jí)）。

量(liàng)子(zi)比(bǐ)特(tè)控(kòng)製(zhì)係(xì)統(tǒng)

如(rú)前(qián)文所(suǒ)述，每個超導量子比特都需要用微波信號來進行控製，並且不同的比特必須分配到不同的控製頻率。隨著量子比特數量從數百擴展到數百萬，控製係統會麵臨幾個明顯的挑戰：

· 頻率擁擠：微波的頻譜範圍是有限的，比特數增加後，頻率間隔被迫減小。相鄰頻率太接近時，控製信號可能互相幹擾，造成串擾問題。

圖4 相鄰頻率太接近時，控製信號可能互相幹擾，造成串擾問題。

· 精(jīng)度(dù)要(yào)求(qiú)提(tí)高(gāo)：頻(pín)帶(dài)變(biàn)窄(zhǎi)意(yì)味(wèi)著(zhe)控(kòng)製(zhì)信(xìn)號(hào)必(bì)須(xū)更(gèng)加(jiā)穩(wěn)定(dìng)，否(fǒu)則(zé)會(huì)“溢(yì)出(chū)”到(dào)相(xiāng)鄰(lín)比(bǐ)特(tè)。對(duì)頻(pín)率(lǜ)穩(wěn)定(dìng)度(dù)和(hé)相(xiāng)位(wèi)噪(zào)聲(shēng)的(de)要(yào)求(qiú)變(biàn)得(de)更(gèng)嚴(yán)格(gé)。

圖5 頻帶變窄後，對控製信號的頻率穩定度和相位噪聲要求大幅提高 微小的頻率漂移都可能造成信號溢出到相鄰量子比特

· 控製複雜度飆升：每個量子比特都需要獨立的脈衝控製（幅度、相位、時序）。如果有百萬個量子比特，就意味著要有百萬個獨立控製通道。目前一個通道的硬件成本大約在 10 萬元/個，長遠目標是降到 1000 元/個，否則成本無法承受。

圖6 如果有百萬個量子比特，就意味著要有百萬個獨立控製通道

這些問題本質上都是工程瓶頸。在小規模係統裏已經顯現，規模擴大後複雜度呈現線性增長。不過，這一方向的挑戰相比其他問題而言，業界普遍認為相對樂觀，原因主要有：

· 頻率擁擠的規律：實驗表明，在幾十比特範圍內(nèi)（大(dà)約(yuē) 60 比(bǐ)特(tè)以(yǐ)內(nèi)），頻(pín)率(lǜ)分(fēn)配(pèi)的(de)複(fù)雜(zá)度(dù)增(zēng)加(jiā)較(jiào)快(kuài)，但(dàn)隨(suí)著(zhe)比(bǐ)特(tè)數(shù)進(jìn)一(yī)步(bù)增(zēng)加(jiā)，可(kě)以(yǐ)通(tōng)過(guò)巧(qiǎo)妙(miào)的(de)頻(pín)率(lǜ)複(fù)用(yòng)和(hé)比(bǐ)特(tè)布(bù)局(jú)，使(shǐ)複(fù)雜(zá)度趨於可控。因此“頻率擁擠”並不一定是無法跨越的硬障礙。

· 門精度要求有限：量子計算並不要求無限精度，隻要雙比特門的保真度能穩定在 99.99% 左右，就足以支撐量子糾錯。雖然對控製係統的噪聲要求仍然很高，但這是現有半導技術可以實現的。隻是目前能實現這種精度的高速數模轉換器（DAC）成本過高，未來是否能夠依靠大規模製造降低成本仍待測量。

· 硬件成本優化的可能性：目前控製使用的是超導同軸線纜、轉接頭、衰減器和濾波器，這些器件成本高、體積大。一個潛在方向是借鑒半導體產業的 柔性基板工藝，直接在低成本材料上批量製造集成化的低溫布線，從而顯著降低成本和體積。

控製係統就是另一道必須跨越的工程瓶頸：百萬量級量子比特需要百萬獨立控製通道，頻率分配、信號精度和成本壓降都是關鍵難點，雖然相對其他方麵的問題更加樂觀，但依然需要長期的工程投入與技術迭代。

糾錯係統

要讓量子比特和門保真度滿足完成像分解 RSA 這樣的大規模計算的要求，就必須依靠量子糾錯：用上千個物理比特來構成 1 個邏輯比特。量子糾錯的理論框架已經成熟，能夠顯著提升邏輯比特的相幹時間和門保真度。例如穀歌在 Willow 項目中，就展示了通過糾錯方法獲得更穩定的邏輯比特。在 Willow 處理器中，一個邏輯量子比特並不是由單個物理比特直接表示，而是由一個二維物理比特陣列共同編碼。陣列中包含兩類比特：

· 數據比特：用於承載邏輯量子態；

· 輔助比特：通過周期性操作來檢測數據比特之間是否出現了錯誤。

這些輔助比特的測量結果不會直接揭示邏輯態本身，但能反映出係統中是否發生了位翻轉或相位翻轉等錯誤。結合解碼算法，係統可以判斷錯誤發生的位置並進行修正。在 Willow 的實驗中，研究人員首次在硬件上驗證了這樣一個關鍵特性：當物理比特的誤差率降低到閾值以下時，隻要工程上允許，理論上可以通過持續增加編碼規模來持續延長邏輯量子比特的有效相幹時間，並持續提高邏輯門的保真度。換句話說，相幹時間和門保真度的最終限製主要來源於工程資源，而非基本物理定律。

圖7 多個易受幹擾的物理比特可以構成一個穩定的邏輯比特， 理論上通過擴大用於糾錯的物理量子比特的規模可以將相幹時間延長到完成大規模量子計算所需的任意時長。不過，在工程實現上，解碼算法必須是實時的：如果(guǒ)錯(cuò)誤(wù)累(lèi)積(jī)過(guò)快(kuài)，將(jiāng)超(chāo)出(chū)可(kě)恢(huī)複(fù)範(fàn)圍(wéi)。隨(suí)著(zhe)比(bǐ)特(tè)數(shù)量(liàng)增(zēng)加(jiā)，糾錯開銷呈非線性增長，對經典硬件提出極高的算力和延遲要求。好在糾錯計算本身可以高度並行，理論上可以通過增加算力（即“堆錢”）來緩解瓶頸。挑戰不僅在物理層麵，還在於軟硬件一體化工程：由於量子比特持續產生隨機錯誤無法在運行前預知，電路必須根據現場檢測到的錯誤信息動態調整後續操作。同時，糾錯係統還要實現邏輯比特的實時調度與校準，並在極低延遲下完成並行解碼。這些要求疊加在一起，使得容錯量子計算不僅僅是一個硬件難題，還是一個規模極大、複雜度極高的係統工程。

圖8 量子糾錯不僅是物理問題，更是極具挑戰的係統工程： 需要在微秒級時間內完成錯誤檢測、並行解碼和實時修正， 算力需求隨係統規模非線性增長，但可通過增加硬件資源（"堆錢"）來解決。量子(zi)糾(jiū)錯(cuò)係(xì)統(tǒng)就(jiù)是最後一個必須跨越的門檻：它要求上千物理比特組成 1 個邏輯比特，並依賴實時、並行的糾錯與動態調度，這對軟硬件一體(tǐ)化(huà)提(tí)出(chū)極(jí)高(gāo)要(yào)求(qiú)，是(shì)極(jí)具(jù)挑(tiāo)戰(zhàn)性(xìng)的(de)係(xì)統(tǒng)工(gōng)程(chéng)。但(dàn)整(zhěng)個(gè)過(guò)程(chéng)沒(méi)有(yǒu)無(wú)法(fǎ)解(jiě)決(jué)的(de)科(kē)學(xué)上(shàng)的(de)限(xiàn)製(zhì)，更(gèng)多(duō)是(shì)係(xì)統(tǒng)工(gōng)程(chéng)的(de)挑(tiāo)戰(zhàn)。綜(zōng)上(shàng)所(suǒ)述(shù)，要製造出(chū)高(gāo)性(xìng)能(néng)的(de)量(liàng)子(zi)比(bǐ)特(tè)計(jì)算(suàn)機(jī)，除(chú)了(le)量(liàng)子(zi)芯(xīn)片(piàn)技(jì)術(shù)的(de)突(tū)破(pò)，也(yě)離(lí)不(bù)開(kāi)其(qí)他(tā)係(xì)統(tǒng)的(de)支(zhī)持(chí)。真(zhēn)正(zhèng)的(de)難(nán)點(diǎn)在(zài)工(gōng)程(chéng)層(céng)麵(miàn)，包(bāo)括(kuò)冷(lěng)卻(què)、控(kòng)製(zhì)、布(bù)線、能耗以及量子糾錯的實時實現。隨著規模擴展，這些問題會呈現非線性放大，尤其是串擾、糾錯開銷和能耗，但在一定規模後可通過模塊化設計和片間互聯讓複雜性進入區域線性階段。總體而言，雖然沒有科學上的“死胡同”，但工程 gap 極大，需要長期積累和巨額投入。

本文為·創作培育計劃扶持作品

出品丨中國科協科普部

監製丨中國科學技術出版社有限公司、北京中科星河文化傳媒有限公司

作者丨李冠成  騰訊玄武實驗室

審核丨欒春陽 國防科技大學理學院